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Intel官方对5月15号曝出的CPU侧信道破绽“ZombieLoad”的细致手艺剖析

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缓冲区掩盖的顺序序列

在没有罗列MD_CLEAR功用的处置惩罚器上,某些指令序列可用于掩盖受MDS影响的缓冲区。你可以或许点此,细致检察这些序列。

分歧的处置惩罚器可以或许须要分歧的序列来掩盖受MDS影响的缓冲区,顺序序列的一些请求以下:

1.在支撑同步多线程(SMT)的处置惩罚器上,统一物理内核上的其他线程应在序列时期停息,如许它们就不会分派添补缓冲区。这许可以后线程掩盖一切添补缓冲区,特别是,这些停息的线程不该实行可以或许错过L1D缓存的任何加载或存储。停息线程应当对PAUSE指令举行轮回,以限定序列时期的交织线程滋扰。

2.关于依靠REP字符串指令的序列,MSR位IA32_MISC_ENABLES [0]必需设置为1,以便启用疾速字符串。

缓冲区甚么时候会被掩盖

不管甚么时候切换到之前不信托的顺序,都应掩盖存储缓冲区、添补缓冲区和加载端口。若是顺序确保任何这些缓冲区中都不存在受珍爱的数据,则可以或许制止缓冲区被掩盖。

OS

当从ring0转换到ring3时,OS可以或许实行VERW指令来掩盖受影响缓冲区中的任何受珍爱数据。这将掩盖可以或许属于内核或其他运用顺序的缓冲区中的受珍爱数据,当SMT处于运动状况时,也应在进入C状况之前和退出C状况和转换为不可托代码之间实行此指令。

Intel ®顺序珍爱扩大(Intel ®SGX)

当进入或退出Intel ®顺序珍爱扩大(Intel ®SGX)平安区(enclave)时,罗列对MD_CLEAR支撑的处置惩罚器将自动掩盖受影响的数据缓冲区。

假造机管理器(VMM)

VMM可以或许在进入用户VM之前实行VERW指令或L1D_FLUSH敕令,这将掩盖可以或许属于VMM或其他vm的缓冲区中的受珍爱数据。除加载罗列MD_CLEAR的微代码更新,在进入用户假造机以减缓L1TF之前已运用L1D_FLUSH敕令的VMM可以或许不须要举行更多更新。

虽然VMM可以或许只在一个线程上发出L1D_FLUSH来革新L1D中的数据、添补缓冲区和内核中的一切线程加载端口,但只消灭以后线程的存储缓冲区。当另外一个线程接下来进入用户端时,可以或许须要VERW来掩盖属于另外一个线程的存储缓冲区。

体系管理形式(SMM)

将体系管理形式(SMM)数据袒露给随后在雷同逻辑处置惩罚器上进入的顺序,可以或许经由过程在退出SMM时掩盖缓冲区来减缓这类状况。在罗列MD_CLEAR2的处置惩罚器上,处置惩罚器将在实行RSM指令时自动掩盖受影响的缓冲区。

历程内的平安域

运用基于言语的平安性的顺序可以或许在分歧的信托域之间举行转换,在信托域之间举行转换时,可以或许运用VERW指令消灭缓冲区。

如Deep Dive:Managed Runtime Speculative Execution Side Channel Mitigations 中所议论的,站点断绝多是一种更有用的手艺,一般用于处置惩罚推想实行端通道。

运用同步多线程(SMT)的情况举行减缓

OS

操纵体系必需运用两种分歧的方法来防备线程运用MDS来揣摸兄弟线程运用的数据值,第一个(组调理)可防备用户对用户的进击。当一个线程在另外一个线程上以用户形式进入的进击者实行内核代码时,第二个(同步条目)可以或许珍爱内核数据免受进击。

组调理

以后线程逾越平安域时,操纵体系可以或许防备兄弟线程进入歹意代码。 OS调理顺序可以或许经由过程确保同享雷同物理内核的顺序事情载荷相互相互信托(比方,若是它们位于雷同的运用顺序界说的平安域中)或确保其他线程处于余暇状况来减缓对兄弟线程的掌握。

操纵体系可以或许静态地(比方,经由过程义务联系干系或cpuset)在事情加载之间强制实行这类信托干系,或许经由过程OS中的组调理顺序(偶然称为内核调理顺序)动态地强制实行。组调理顺序应当优先选择兄弟内核上具有雷同信托域的历程,但条件是没有其他余暇内核可用。这可以或许会影响内核之间的加载均衡决议计划。若是来自兼容信托域的历程不可用,则调理顺序可以或许须要使兄弟线程余暇下来。

Intel官方对5月15号曝出的CPU侧信道破绽“ZombieLoad”的细致手艺剖析

没有组调理的体系

Intel官方对5月15号曝出的CPU侧信道破绽“ZombieLoad”的细致手艺剖析

具有组调理的体系

图1显现了一个三核体系,个中Core 2进入来自分歧平安域的历程。这些历程将可以或许运用MDS揣摸出受珍爱的数据。图2显现了组调理顺序怎样经由过程确保没有内核同时进入来自分歧平安域的历程,以减缓历程到历程进击的可以或许性。

运用IPI同步ring 0的进入和退出

当以后硬件线程从用户代码(运用顺序代码)转换到内核代码(ring0形式)时,OS须要接纳行为。这多是体系挪用或中缀异步事的一部分,因而可以或许不许可兄弟线程在用户形式下实行,因为内核代码可以或许不信托用户代码。在操纵体系的简化视图中,我们可以或许以为每一个线程处于以下三种状况之一:

1.闲置状况;

2.Ring 0(内核代码)状况;

3.用户(运用顺序代码)状况;

下图显现了连结内核平安状况下,不受歹意运用顺序进击的状况转换。

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线程交会图

上图中的每一个节点都显现了同享一个物理内核的两个线程的可以或许实行状况,从状况1最先,两个线程都处于余暇状况。根据该状况,中缀将内核转换到状况2a或2b,详细取决于哪一个线程被中缀。若是没有要进入的用户义务,则物理内核在完成中缀后转换回状况1。若是余暇状况是运用处置惩罚器c状况完成的,那末应当在进入受MSBDS影响的处置惩罚器的c状况之前实行VERW。

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从2a或2b最先,线程可以或许最先进入用户历程。只需内核上的其他线程连结余暇状况,当从2a转换到3a或2b转换到3b时,就不须要SMT特定的减缓,只管OS须要经由过程在转换到3a或3b之前实行VERW来掩盖缓冲区。或许,从2a或2b最先,若是中缀叫醒的兄弟线程,则物理内核可以或许转换到状况4。若是该中缀不会致使内核进入用户历程,则物理内核可以或许会返回2a或2b。

从状况4最先,内核可以或许转换到状况5并最先在两个线程上实行用户代码。此时操纵体系必需确保转换到状况5,以防备第一个输入用户代码的线程对另外一个线程的微体系构造缓冲区中的受珍爱数据实行进击。操纵体系还应当在两个线程上实行VERW,因为内核和用户状况之间的两个线程转换都没有硬件支撑,因而操纵体系应当运用规范顺序手艺来同步线程。操纵体系还应注重界限,以制止在一个或两个线程转换到用户形式时将受珍爱的数据加载到微体系构造缓冲区中。注重,内核只应当在进入来自雷同平安域的两个用户线程时进入状况5。

内核可以或许从状况5进入状况6a或6b,因为个中一个线程脱离用户形式或许经由过程状况3a或3b进入。此时,中缀将线程从余暇状况叫醒。当处于状况6a或6b时,操纵体系应当制止接见任何被以为与用户形式中的兄弟线程相干的受珍爱的数据。若是处于内核状况的线程须要接见受珍爱的数据,操纵体系应当从状况6a或6b转换到状况4。处于内核状况的线程应当运用处置惩罚器间中缀(interprocessor interrupt, IPI)来处置惩罚内核状况中的两个线程,以便将内核转换为状况4。当内核线程经由过程进入余暇状况或返回到用户状况,退出内核状况时,可以或许许可兄弟线程退出IPI服务例程,并在实行VERW以后返回到用户状况自身进入。

禁用同步多线程(SMT)

防备同级线程经由过程MDS揣摸数据值的另外一种方法是经由过程BIOS禁用SMT,或许让OS只在个中一个线程上调理事情。

针对Atom和Knight系列处置惩罚器的SMT减缓步伐

某些受MDS影响的处置惩罚器(MDS_NO为0)不须要减缓其他兄弟线程,详细而言,任何不支撑SMT的处置惩罚器(比方,基于Silvermont和Airmont微体系构造的处置惩罚器)都不须要SMT减缓。

基于Knights Landing或Knights Mill微体系构造的处置惩罚器不须要组调理或同步退出/进入来减缓来自兄弟线程的MDS进击,这是因为这些处置惩罚器仅受MSBDS的影响,而且存储数据缓冲区仅在进入/退出C状况时,在线程之间同享。在如许的处置惩罚器上,应当在进入时掩盖存储缓冲区,和在退出c状况和过渡到不可托代码之间掩盖存储缓冲区。每一个内核中只要四个线程的处置惩罚器遭到MDS的影响(不要罗列MDS_NO),它们是Knights系列处置惩罚器。

假造机管理器(VMM)

MDS的减缓与减缓L1TF所需的减缓类似,罗列MDS_CLEAR的处置惩罚器增强了L1D_FLUSH敕令4,也掩盖了受MDS影响的微体系构造构造。这可以或许许可VMM经由过程组调理和运用L1D_FLUSH敕令减缓L1TF的影响,从而减缓MDS的影响。VMM减缓可以或许须要运用于不受L1TF(设置了RDCL_NO)影响但受MDS (MDS_NO是clear)影响的处置惩罚器。在如许的处置惩罚器上,VMM可以或许运用VERW而不是L1D_FLUSH敕令,运用顺序序列完成L1D革新的VMM应当运用VERW指令掩盖受MDS影响的微体系构造构造。

请注重,纵然VMM仅在一个线程上发出L1D_FLUSH来革新内核中一切线程的数据,也会为以后线程消灭存储缓冲区。当下一个线程进入用户端时,可以或许须要VERW来掩盖属于该线程的存储缓冲区。

Intel ®SGX

Intel SGX平安模子不信托操纵体系调理顺序,经由过程这类体式格局来确保在兄弟线程上进入的顺序事情加载相互信托。关于受跨线程MDS影响的处置惩罚器,Intel SGX长途认证反应了BIOS是不是启用了SMT。Intel SGX长途认证考证顺序可以或许评价在平台上启用SMT时潜伏的跨线程进击的风险,并决议是不是信托平台上的平安区以珍爱特定的受珍爱数据。

SMM

SMM是BIOS运用的一种特别的处置惩罚器形式,罗列MD_CLEAR并受MDS影响的处置惩罚器将在退出SMM的RSM指令时期自动革新受影响的微体系构造构造。

SMM顺序必需在进入和退出SMM时对一切逻辑处置惩罚器举行交合,以确保兄弟逻辑处置惩罚器在自动革新后不会将数据从新加载到微体系构造构造中。现在,大多数SMM顺序已做到了这一点。这确保了在属于SMM的数据位于微体系构造构造中时,非SMM顺序不会进入,这类SMM完成不须要对MDS举行任何顺序变动。

CPUID罗列

CPUID.(EAX=7H,ECX=0):EDX[MD_CLEAR=10] 列举了对附加功用的支撑,这些功用将革新下面列出的微体系构造。

1.实行(现有的)VERW指令时,其参数是一个内存操纵数值;

2.在IA32_FLUSH_CMD MSR中设置L1D_FLUSH敕令位;

3.实行RSM指令;

4.进入或退出Intel SGX平安区。

用于掩盖缓冲区的顺序序列

关于没有罗列MD_CLEAR功用的处置惩罚器,可以或许运用以下指令序列掩盖受MDS影响的缓冲区。在罗列MD_CLEAR的处置惩罚器上,应当运用VERW指令或L1D_FLUSH command4来替代这些顺序序列。

顺序序列在每一个处置惩罚器模子上运用最盛行的可用内存操纵设施,以确保掩盖一切的高阶位。在这些序列中心发作的体系管理中缀(SMI)、中缀或非常可以或许致使实行较小的内存接见,而这些接见只掩盖缓冲区的较低位。在这类状况下,当序列完成时,一些缓冲区条目可以或许被掩盖两次,而只要其他缓冲区条目的低位被掩盖。个中一些序列运用%xmm0掩盖微体系构造缓冲区,可以或许平安地假定这个值不包罗受珍爱的数据,因为Intel在返回用户形式(可以或许直接接见%xmm0)之前实行这个序列。虽然掩盖操纵经由过程MDS破绽使兄弟线程可以或许看到%xmm0值,但Intel假定组调理确保兄弟线程上的历程在返回用户形式的线程上被历程信托。

请注重,在假造化情况中,VMM可以或许没法为用户操纵体系供应有关正在运用的现实物理处置惩罚器模子的实在信息。在这些情况中,Intel发起用户操纵体系一直运用VERW。

Nehalem,Westmere,Sandy Bridge和Ivy Bridge

下面的序列可以或许掩盖处置惩罚器系列代码Nehalem、Westmere、Sandy Bridge或Ivy Bridge中受影响的数据缓冲区。

static inline void IVB_clear_buf(char *zero_ptr)
{
        __asm__ __volatile__ (
                "lfence                         \n\t"
                "orpd (%0), %%xmm0              \n\t"
                "orpd (%0), %%xmm1              \n\t"
                "mfence                         \n\t"
                "movl $40, %%ecx                \n\t"
                "addq $16, %0                   \n\t"
                "1: movntdq %%xmm0, (%0)        \n\t"
                "addq $16, %0                   \n\t"
                "decl %%ecx                     \n\t"
                "jnz 1b                         \n\t"
                "mfence                         \n\t"
                ::"r" (zero_ptr):"ecx","memory");
}

Haswell和Broadwell

以下序列可以或许基于Haswell或Broadwell微体系构造掩盖处置惩罚器的受影响数据缓冲区:

static inline void BDW_clear_buf(char *dst)
{
        __asm__ __volatile__ (
                "movq %0, %%rdi                 \n\t"
                "movq %0, %%rsi                 \n\t"
                "movl $40, %%ecx                \n\t"
                "1: movntdq %%xmm0, (%0)        \n\t"
                "addq $16, %0                   \n\t"
                "decl %%ecx                     \n\t"
                "jnz 1b                         \n\t"
                "mfence                         \n\t"
                "movl $1536, %%ecx              \n\t"
                "rep movsb                      \n\t"
                "lfence                         \n\t"
                ::"r" (dst):"eax", "ecx", "edi", "esi",
			"cc","memory");
}

Skylake,Kaby Lake和Coffee Lake

关于基于Skylake,Kaby Lake或Coffee Lake微体系构造的处置惩罚器,所需的序列取决于启用了哪些向量扩大。

void _do_skl_sse(char *dst, const __m128i *zero_ptr)
{
	__asm__ __volatile__ (
		"lfence\n\t"
		"orpd (%1), %%xmm0\n\t"
		"orpd (%1), %%xmm0\n\t"
		"xorl	%%eax, %%eax\n\t"
		"1:clflushopt 5376(%0,%%rax,8)\n\t"
		"addl	$8, %%eax\n\t"
		"cmpl $8*12, %%eax\n\t"
		"jb 1b\n\t"
		"sfence\n\t"
		"movl	$6144, %%ecx\n\t"
		"xorl	%%eax, %%eax\n\t"
		"rep stosb\n\t"
		"mfence\n\t"
		: "+D" (dst)
		: "r" (zero_ptr)
		: "eax", "ecx", "cc", "memory"
	);
}

若是处置惩罚器支撑Intel AVX但不支撑Intel AVX-512,则可以或许运用此Intel AVX序列。

void _do_skl_avx(char *dst, const __m256i *zero_ptr)
{
	__asm__ __volatile__ (
		"lfence\n\t"
		"vorpd (%1), %%ymm0, %%ymm0\n\t"
		"vorpd (%1), %%ymm0, %%ymm0\n\t"
		"xorl	%%eax, %%eax\n\t"
		"1:clflushopt 5376(%0,%%rax,8)\n\t"
		"addl	$8, %%eax\n\t"
		"cmpl $8*12, %%eax\n\t"
		"jb 1b\n\t"
		"sfence\n\t"
		"movl	$6144, %%ecx\n\t"
		"xorl	%%eax, %%eax\n\t"
		"rep stosb\n\t"
		"mfence\n\t"
		: "+D" (dst)
		: "r" (zero_ptr)
		: "eax", "ecx", "cc", "memory", "ymm0"
	);
}

若是处置惩罚器支撑Intel AVX-512,则可以或许运用此序列。请注重,运用Intel AVX-512操纵可以或许会影响处置惩罚器频次。运用VERW和MD_CLEAR支撑不会影响处置惩罚器频次,因而发起运用。

void _do_skl_avx512(char *dst, const __m512i *zero_ptr)
{
	__asm__ __volatile__ (
		"lfence\n\t"
		"vorpd (%1), %%zmm0, %%zmm0\n\t"
		"vorpd (%1), %%zmm0, %%zmm0\n\t"
		"xorl	%%eax, %%eax\n\t"
		"1:clflushopt 5376(%0,%%rax,8)\n\t"
		"addl	$8, %%eax\n\t"
		"cmpl $8*12, %%eax\n\t"
		"jb 1b\n\t"
		"sfence\n\t"
		"movl	$6144, %%ecx\n\t"
		"xorl	%%eax, %%eax\n\t"
		"rep stosb\n\t"
		"mfence\n\t"
		: "+D" (dst)
		: "r" (zero_ptr)
		: "eax", "ecx", "cc", "memory", "zmm0"
	);
}

Atom(仅限Silvermont和Airmont)

以下序列可以或许基于Silvermont或Airmont微体系构造掩盖处置惩罚器的存储缓冲区,因为Silvermont和Airmont不支撑SMT,因而在进入/退出C状况时可以或许不须要这些序列。

static inline void SLM_clear_sb(char *zero_ptr)
{
       __asm__ __volatile__ (
               "movl $16, %%ecx                \n\t"
               "1: movntdq %%xmm0, (%0)        \n\t"
               "addq $16, %0                   \n\t"
               "decl %%ecx                     \n\t"
               "jnz 1b                         \n\t"
               "mfence                         \n\t"
               ::"r" (zero_ptr):"ecx","memory");
}

Knights Landing和Knights Mill

以下顺序序列可以或许掩盖基于Knights Landing和Knights Mill的处置惩罚器的存储缓冲区,当线程被叫醒或进入就寝状况时,Knights系列处置惩罚器从新分区存储缓冲区。顺序应当在线程进入休眠状况之前和线程叫醒和实行不信托代码之间实行此序列。请注重,Knights系列处置惩罚器支撑用户级MWAIT,当操纵体系启用时,可以或许防备操纵体系晓得线程甚么时候休眠/叫醒。

Knights顺序序列只须要掩盖存储缓冲区,因而不须要线程鸠合。不管其他线程在做甚么,它都可以或许运转。

void KNL_clear_sb(char *dst)
{
  __asm__ __volatile__ (
       "xorl	%%eax, %%eax\n\t"
       "movl	$16, %%ecx\n\t"
       "cld \n\t"
       "rep stosq\n\t"
       "movl	$128, %%ecx\n\t"
       "rep stosq\n\t"
       "mfence\n\t"
       : "+D" (dst)
       :: "eax", "ecx", "cc", "memory"
       );
}

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